Hardware Security

 

Eingebettete Systeme bestehen meist aus Baugruppen mehrerer Chips und sind im Allgemeinen leicht physisch zugänglich. Somit sind sie Angreifern schutzlos ausgeliefert, die über ausgeprägte Kompetenzen in den Bereichen Elektronik, Nachrichtentechnik, Implementierungen und auch Hardware-Angriffen verfügen. Darüber hinaus haben Angreifer die Möglichkeit, sich interne Schnittstellen, wie zum Beispiel Debug-Schnittstellen, oder einen direkten Zugang zu einem integrierten Speicherchip zu erschließen. Aus diesem Grund ist es unerlässlich, von Beginn an eine hohe Hardware-Sicherheit solcher Systeme anzustreben. Es bedarf eines umfassenden Konzepts und des Einsatzes von kryptographischen Algorithmen, um ein ausreichendes Hardware-Sicherheitsniveau in Relation zu den möglichen Bedrohungen und in Abhängigkeit von den spezifischen Umständen zu erzielen. In den meisten Fällen ist es sinnvoll, Sicherheitschips mit dedizierten Funktionen und Eigenschaften in das System zu integrieren, um sich gegen fortschrittliche Angriffe zu schützen.

 

 

 

Hardware Labor

Seitenkanalangriffe oder Fehlerangriffe stellen eine akute Bedrohung für Sicherheitsgeräte dar. Das moderne Labor am Fraunhofer AISEC bietet eine Vielzahl von Evaluierungsdienstleistungen für sicherheitskritische Anwendungen und Geräte.

Freie Stellen im Bereich Hardware Security

Expertise

Side-Channel Analysis

Sidechannels & Cryptanalysis
© Andreas Heddergott

Sidechannels & Cryptanalysis

Seitenkanalangriffe unterscheiden sich grundlegend von herkömmlichen Angriffen auf kryptographische Algorithmen. Im letzteren Fall versuchen Angreifer, ein komplexes mathematisches Problem zu lösen oder den gesamten Keyspace zu durchsuchen, um kryptographische Systeme zu knacken. Im Gegensatz dazu nutzen Seitenkanalangriffe Informationen wie Laufzeit, Stromverbrauch oder elektromagnetische Emission. Angreifer können diese Informationen nutzen, um an geheime Daten zu kommen, die auf dem Gerät gespeichert sind. Mit modernsten Messgeräten evaluieren wir in unseren Hardware-Testlaboren die Seitenkanalsicherheit kryptographischer Geräte. Die dort gewonnenen Erkenntnisse nutzen wir, um Gegenmaßnahmen zu konzipieren und umzusetzen, die auf eine bestimmte Zielplattform zugeschnitten sind.

Laser Fault Injection

Physikalische Angriffe zielen darauf ab, geheime Informationen aus einem elektronischen Gerät zu ziehen. Neben der passiven Seitenkanalanalyse gibt es auch aktive Angriffe: so genannte Fehlerattacken versuchen, das Gerät in einer bestimmten Weise zu stören.

In Kombination mit dem Wissen um das Funktionsprinzip eines kryptographischen Algorithmus können die bewusst induzierten Fehler genutzt werden, um Informationen über den intern verwendeten, geheimen Schlüssel zu sammeln. Um Fehler zu induzieren, sind verschiedene Techniken wirksam, beispielsweise über die Ansteuerung eines Gerätes außerhalb seiner spezifizierten Betriebsbedingungen (Versorgungsspannungspegel, Systemtaktfrequenz oder Temperatur). Darüber hinaus gibt es komplexere Techniken wie z.B. die lasergestützte Fehlerinjektion.Fokussiertes Laserlicht erzeugt einen photoelektrischen Effekt, der es ermöglicht, Fehler mit sehr hoher Genauigkeit (zeitlich und örtlich) zu induzieren. Dies gibt dem Angreifer mehr Kontrolle und ermöglicht ein breiteres Spektrum an Angriffen.

In unserem Hardware-Testlabor stehen zwei verschiedene Laserstationen zur Verfügung, um Fehlerangriffe durchzuführen und die Sicherheit bestimmter Geräte oder Gegenmaßnahmen zu bewerten.

Constrained Devices

© Fraunhofer AISEC

Hinsichtlich sicherheitsrelevanter Aspekte stellt IoT mehrere bisher ungelöste Herausforderungen dar, die auf den spezifischen Eigenschaften des Internet of Things basieren. So haben IoT-Geräte typischerweise eine lange Betriebsdauer, begrenzte Rechenressourcen, eine eingeschränkte Akkulaufzeit und ein geringes Budget.

Aufgrund dieser Eigenschaften können viele der etablierten Sicherheitstechnologien nicht direkt in den IoT-Bereich übertragen werden. Der Bereich Hardware Security am Fraunhofer AISEC erforscht neuartige Hardware- und Software-Designmuster, die das Ziel haben, die Widerstandsfähigkeit bei IoT-Geräten mit eingeschränkten Ressourcen gegen Cyber-Angriffe zu erhöhen.

IoT & Sensornets

Drahtlose Sensornetze sind die Sinnesorgane des Internet of Things. Häufig sind die gesammelten Daten kritisch und müssen gegen Abhören oder Manipulation geschützt werden. Das Management der hierzu notwendigen kryptografischen Schlüssel stellt auf Grund der großen Anzahl an Sensorknoten und deren beschränkter Rechenleistung eine Herausforderung dar. In der Abteilung Hardware Security forschen wir an Lösungen im Bereich Key Management, die Sicherheit und Nutzerfreundlichkeit vereinen und es jedem Nutzer ermöglichen, unkompliziert sichere drahtlose Sensornetze zu betreiben.

FPGA & Micro-Architecture

Die Nutzung programmierbarer Hardware in eingebetteten Systemen sowie als Teil hochperformanter Systems-on-Chip steigt rasant. Dabei können zugekaufte Designs von Dritten die Sicherheit des Gesamtsystem von innen heraus gefährden. Unsere Sicherheitsreviews zeigen gezielt Angriffspunkte auf und helfen, Systeme frühzeitig abzusichern.

Gleichzeitig müssen auch Angriffe von außen, zum Beispiel auf Debug-Schnittstellen und  Speichermodule, abgewehrt werden. Diese gefährden geistiges Eigentum und ermöglichen den minderwertigen Nachbau von Qualitätsprodukten. Schutz bieten an dieser Stelle Lösungen für Secure Boot, Firmware Verschlüsselung und sichere Schlüsselspeicher.

Auf Softwareebene versuchen Betriebssysteme und Hypervisoren, Anwendungen zu isolieren, während Mikrocontroller versuchen, Software vor unbefugtem Auslesen zu schützen. Sogar Trusted Execution Environments (TEEs) sind davor nicht absolut sicher. Unsere Strategien zur Härtung eingebetteter Systeme und unsere strengen Software-Testmethoden helfen, die Isolierung und den Schutz sicherheitskritischer Anwendungen wiederherzustellen.

Machine Learning

Um anfallende Daten optimal auszuwerten werden häufig moderne statistische Methoden wie beispielsweise Maschinelles Lernen eingesetzt. Denn gerade Maschinelles Lernen bietet die notwendige Flexibilität, um komplexe statistische Zusammenhänge sichtbar zu machen. Das Fraunhofer AISEC nutzt dafür verschiedene Algorithmen zur Auswertung von Messdaten aus Seitenkanalmessungen und zur Anomalieerkennung in Sensornetzwerken. Auf diese Weise sind wir in der Lage, statistische Methoden wie maschinelles Lernen auf eine Vielzahl von Problemstellungen anzuwenden, von Sensordaten auf ressourcenbeschränkten Plattformen bis zu Seitenkanalmessungen mit Terabytes an Daten.

Physical Unclonable Functions

© Andreas Heddergott

PUFs sind Schaltungen auf Siliziumchips, die Fertigungsschwankungen nutzen, um einen einzigartigen Bitstring zu erzeugen. Er kann anschließend dafür verwendet werden, kryptographische Schlüssel zu binden oder den Chip eindeutig zu identifizieren. Insbesondere können PUFs in FPGA-Anwendungen eingesetzt werden, um dem Anwender einen sicheren Schlüsselspeicher zur Verfügung zu stellen, ohne sich auf Sicherheitsmerkmale verlassen zu müssen, die vom Hersteller bereitgestellt wurden. Diese sind häufig weniger vertrauenswürdig und anfälliger für Angriffe. Unsere Forschung umfasst verbesserte und neuartige Implementierungen von PUF-Schaltungen auf FPGAs sowie deren Integration in FPGAs und andere eingebettete Systeme. Ein Array von über 200 FPGAs erlaubt es uns, die statistischen Eigenschaften unserer PUF-Implementierungen zu analysieren.



Angebote im Überblick

  • Hardware-Sicherheitsevaluierungen von eingebetteten Systemen und Bewertung durch Angriffsanalyse
  • Maßgeschneiderte Hardware-Sicherheitskonzepte mit Lösungen hinsichtlich spezifischem Sicherheitsniveau und Kosten
  • Sicherheitslösungen durch Auswahl und auf Basis von kommerziell verfügbaren Sicherheitschips
  • Seitenkanalanalysen und Fehlerangriffe auf eingebettete Systeme sowie die Entwicklung von Gegenmaßnahmen
  • Entwicklung von Messaufbauten für Seitenkanalanalyse und Fehlerangriffe nach Kundenanforderungen
  • Implementierungen von Sicherheitsfunktionen und kryptographischen Algorithmen auf Basis von Mikrokontrollern und FPGAs
  • Statistische Auswertung von PUF-Implementierungen auf über 200 FPGAs

Seitenkanäle moderner Prozessoren

Auf der Suche nach Informationslecks in Anwendungen

Forscher vom Fraunhofer AISEC und der Technischen Universität Graz haben ein neues Werkzeug für Sicherheitstests von Software entwickelt. Das Tool findet automatisch jene Codezeilen, die bei Ausführung auf modernen Prozessoren geheime Informationen an andere Programme preisgeben. Diese Informationslecks hinterlassen verräterische Spuren im Prozessor und öffnen sogenannte Seitenkanäle, die von Schadsoftware angezapft werden können. Darüber lassen sich dann Geheimnisse rekonstruieren, die die Sicherheit des gesamten Systems gefährden.

Das zugehörige wissenschaftliche Paper und der Source Code des Werkzeugs sind öffentlich verfügbar.

Ausgewählte Projekte

Projekte zur Sicherheitsevaluierung und zur Entwicklung von Sicherheitslösungen unterliegen der Geheimhaltung. Ihre Nennung auf dieser Seite erfolgt nur nach ausdrücklicher Zustimmung des Industriepartners.

 

IoT-COMMs

Das Forschungzentrum IoT-COMMs zielt darauf ab, die Forschung in den Basistechnologien Vernetzung, Lokalisierung und Informationssicherheit voranztreiben. Im Fokus stehen insbesondere Robustheit, Störsicherheit und kurze Verzögerungszeiten sowie Informationssicherheit und Authentizität.

 

Leistungszentrum Sichere vernetzte Systeme

Pumpenhersteller Edwards und Fraunhofer setzen digitale Zukunftstechnologien für Smart Manufacturing unter Realbedingungen ein

 

ALESSIO

Das Verbundprojekt ALESSIO entwickelt updatefähige Sicherheitslösungen  für eingebettete Systeme in Anwendungsbereichen mit hoher Lebensdauer. 

Publikationen (Auswahl)

2018

  • R. Hesselbarth, F. Wilde, C. Gu and H. Neil. “Large Scale RO PUF Analysis over Slice Type, Evaluation Time and Temperature on 28nm Xilinx FPGAs”. en. In: IEEE International Symposium on Hardware Oriented Security and Trust (HOST). Washington DC, USA, 2018.
  • S. Hristozov, J. Heyszl, S. Wagner and G. Sigl. “Practical Runtime Attestation for Tiny IoT Devices”. In: NDSS Workshop on Decentralized IoT Security and Standards (DISS) 2018, San Diego, CA, USA. 2018. ISBN: 1891562517. DOI: https://dx.doi.org/10.14722/diss.2018.23011.
  • S. Weiser, A. Zankl, R. Spreitzer, K. Miller, S. Mangard and G. Sigl. “DATA – Differential Address Trace Analysis: Finding Address-based Side-Channels in Binaries”. In: 27th USENIX Security Symposium (USENIX Security 18). to appear. Baltimore, MD: USENIX Association, 2018. URL: https://www.usenix.org/conference/usenixsecurity18/presentation/weiser.
  • F. Unterstein, J. Heyszl, F. De Santis, R. Specht and G. Sigl. “High-Resolution EM Attacks Against Leakage-Resilient PRFs Explained - And An Improved Construction”. In: Cryptographers Track RSA Conference (CTRSA 2018). Springer, 2018.
  • C. Reinbrecht, B. Forlin, A. Zankl and J. Sepulveda. “Earthquake – A NoC-based optimized differential cache-collision attack for MPSoCs”. In: Design, Automation & Test in Europe Conference & Exhibition, DATE 2018, Dresden, Germany, March 1923, 2018. IEEE, 2018, pp. 648–653. ISBN: 9783981926309. DOI: 10.23919/DATE.2018.8342090. URL: https://doi.org/10.23919/DATE.2018.8342090.
  • P. Koppermann, F. De Santis, J. Heyszl and G. Sigl. “Fast FPGA implementations of Diffie-Hellman on the Kummer surface of a genus-2 curve”. In: IACR Trans. Cryptogr. Hardw. Embed. Syst. 2018.1 (2018), pp. 1–17. DOI: 10.13154/tches.v2018.i1.1-17. URL: https://doi.org/10.13154/tches.v2018.i1.1-17.

 

2017

  • V. Immler, R. Specht and F. Unterstein. “Your Rails Cannot Hide From Localized EM: How Dual-Rail Logic Fails on FPGAs”. In: Conference on Cryptographic Hardware and Embedded Systems, CHES 2017.
  • M. Green, L. Rodrigues-Lima, A. Zankl, G. Irazoqui, J. Heyszl and T. Eisenbarth. “AutoLock: Why Cache Attacks on ARM Are Harder Than You Think”. In: 26th USENIX Security Symposium (USENIX Security 17). Vancouver, BC: USENIX Association, 2017. URL: https://www.usenix.org/conference/usenixsecurity17/technical-sessions/presentation/green.
  • P. Koppermann, F. De Santis, J. Heyszl and G. Sigl. “Automatic generation of high-performance modular multipliers for arbitrary mersenne primes on FPGAs”. In: 2017 IEEE International Symposium on Hardware Oriented Security and Trust (HOST). 2017, pp. 35–40.
  • J. Obermaier, R. Specht and G. Sigl. “FuzzyGlitch: A Practical Ring Oscillator Based Clock Glitch Attack”. In: 22nd International Conference on Applied Electronics. To appear. IEEE, Sept. 2017.
  • J. Sepúlveda, M. Gross, A. Zankl and G. Sigl. “Exploiting Bus Communication to Improve Cache Attacks on Systems-on-Chips”. In: 2017 IEEE Computer Society Annual Symposium on VLSI, ISVLSI 2017, Bochum, Germany, July 35, 2017. 2017, pp. 284–289. ISBN: 9781509067626.
    DOI: 10.1109/ISVLSI.2017.57. URL: https://doi.org/10.1109/ISVLSI.2017.57.
  • F. Unterstein, J. Heyszl, F. De Santis and R. Specht. “Dissecting Leakage Resilient PRFs with Multivariate Localized EM Attacks - A Practical Security Evaluation on FPGA”. In: Proceedings of 8th International Workshop on Constructive Side-Channel Analysis and Secure Design (COSADE 2017). Springer. 2017.
  • N. Jacob, C. Rolfes, A. Zankl, J. Heyszl and G. Sigl. “Compromising FPGA SoCs using Malicious Hardware Blocks”. In: Design Automation and Test in Europe, DATE 2017. Lausanne, Switzerland, 2017.
  • B. Gulmezoglu, A. Zankl, T. Eisenbarth and B. Sunar. “PerfWeb: How to Violate Web Privacy with Hardware Performance Events”. In: Computer Security – ESORICS 2017: 22nd European Symposium on Research in Computer Security, Oslo, Norway, September 11-15, 2017, Proceedings, Part II. Ed. by Simon N. Foley, Dieter Gollmann, and Einar Snekkenes. Cham: Springer International Publishing, 2017, pp. 80–97. ISBN: 9783319663999.
    DOI: 10.1007/978-3-319-66399-9_5. URL: https://doi.org/10.1007/978-3-319-66399-9_5.
  • P. Koppermann, F. De Santis, J. Heyszl and G. Sigl. “Low-latency X25519 hardware implementation: breaking the 100 microseconds barrier”. In: Microprocessors and Microsystems (2017). ISSN: 01419331. DOI: http://dx.doi.org/10.1016/j.micpro.2017.07.001.
  • N. Jacob, J. Wittmann, J. Heyszl, R. Hesselbarth, F. Wilde, M. Pehl, G. Sigl and K. Fisher. “Securing FPGA SoC Configurations Independent of Their Manufacturers”. In: 30th IEEE International System-on-Chip Conference. 2017.
  • J. Sepúlveda, A. Zankl, D. Flórez and G. Sigl. “Towards Protected MPSoC Communication for Information Protection against a Malicious NoC”. In: International Conference on Computational Science, ICCS 2017, 12-14 June 2017, Zurich, Switzerland. Vol. 108. Procedia Computer Science. Elsevier, 2017, pp. 1103 –1112. DOI: 10.1016/j.procs.2017.05.139. URL: https://doi.org/10.1016/j.procs.2017.05.139.
  • V. Immler, R. Specht and F. Unterstein. “Your Rails Cannot Hide From Localized EM: How Dual-Rail Logic Fails on FPGAs”. In: Conference on Cryptographic Hardware and Embedded Systems, CHES 2017.
  • N. Jacob, J. Heyszl, A. Zankl, C. Rolfes and G. Sigl. “How to Break Secure Boot on FPGA SoCs through Malicious Hardware”. In: Conference on Cryptographic Hardware and Embedded Systems, CHES 2017.

2016

  • A. Zankl, K. Miller, J. Heyszl and G. Sigl. “Towards Efficient Evaluation of a Time-Driven Cache Attack on Modern Processors”. In: Computer Security (ESORICS 2016), 21th European Symposium on Research in Computer Security, Heraklion, Greece, 2016.
  • B. Selmke, J. Heyszl and G. Sigl. “Attack on a DFA protected AES by simultaneous laser fault injections”. en. In: Workshop on Fault Diagnosis and Tolerance in Cryptography (FDTC 2016). Santa Barbara, CA, USA, 2016.
  • R. Nyberg, J. Heyszl, D. Heinz, and G. Sigl. “Enhancing Fault Emulation of Transient Faults by Separating Combinational and Sequential Fault Propagation.” In: ACM Great Lakes Symposium on VLSI. Ed. by Ayse Kivilcim Coskun, Martin Margala, Laleh Behjat, and Jie Han. ACM, 2016, pp. 209–214.
  • P. Koppermann, F. De Santis, J. Heyszl and G. Sigl. “X25519 Hardware Implementation for Low-Latency Applications”. en. In: Euromicro Conference on Digital System Design (DSD 2016). Limassol, Cyprus, 2016.
  • R. Hesselbarth and G. Sigl. “Fast and Reliable PUF Response Evaluation from Unsettled Bistable Rings”. en. In: Euromicro Conference on Digital System Design (DSD 2016). Limassol, Cyprus, 2016.
  • H. Seuschek, J. Heyszl and F. De Santis. "A Cautionary Note: SideChannel Leakage Implications of Deterministic Signature Schemes". In: Proceedings of the Third Workshop on Cryptography and Security in Computing Systems. ACM. 2016, pp. 7–12.

 

2015

  • B. Selmke, S. Brummer and J. Heyszl. "Precise Laser Fault injections into 90nm and 45nm SRAM-cells". In: Smart Card Research and Advanced Applications - 14th International Conference, CARDIS 2015, Bochum.
  • D. Adam, S. Tverdyshev, C. Rolfes, T. Sandmann, S. Baehr, O. Sander, J. Becker and U. Baumgarten. “Two Architecture Approaches for MILS Systems in Mobility Domains (Automobile, Railway and Avionik)”. In: International Workshop on MILS: Architecture and Assurance for Secure Systems (MILS 2015). 2015.
  • R. Nyberg, J. Heyszl and G. Sigl. “Efficient Fault Emulation through Splitting Combinational and Sequential Fault Propagation”. In: 1st International Workshop on Resiliency in Embedded Electronic. 2015.
  • R. Nyberg, J. Heyszl, D. Rabe and G. Sigl. "Closing the gap between speed and configurability of multi-bit fault emulation environments for security and safety–critical designs". In: Microprocessors and Microsystems Embedded Hardware Design 39.8 (2015), pp. 1119–1129. Microprocessors and Microsystems (2015)
  • R. Specht, J. Heyszl, M. Kleinsteuber and G. Sigl. "Improving Non-Profiled Attacks on Exponentiations Based on Clustering and Extracting Leakage from Multi-Channel High-Resolution EM Measurements". In: Constructive Side-Channel Analysis and Secure Design (COSADE), 2015 6th International Workshop Berlin.
  • J. Heyszl and F. Thiel. "Geldspielgeräte in Zukunft mit geprüfter Sicherheit". Datenschutz und Datensicherheit-DuD 39 (4) 2015.
  • D. Adam, S. Tverdyshev, C. Rolfes and T. Sandmann. "Two Architecture Approaches for MILS Systems in Mobility Domains (Automobile, Railway and Avionik)". International Workshop on MILS: Architecture and Assurance for Secure Systems, 2015.